RISC-V

RISC-V, offizielle Aussprache in Englisch: „risc-five“^[1] [rɪsk faɪv], ist eine Befehlssatzarchitektur (engl. instruction set architecture, ISA), die sich auf das Designprinzip des Reduced Instruction Set Computers (RISC) stützt. Es ist ein offener Standard, welcher der freien BSD-Lizenz unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen (Open-Source-Hardware).^[2] Zahlreiche Unternehmen bieten RISC-V-Hardware an oder haben diese angekündigt.

Der RISC-V Befehlssatz wurde für eine Vielzahl von Anwendungsfällen entworfen. Er hat eine variable Datenwortbreite und ist erweiterbar, so dass jederzeit mehr Kodierungsbits hinzugefügt werden können. Er unterstützt drei Datenwortbreiten: 32, 64 und 128 Bit und eine Auswahl an Unterbefehlssätzen. Die Definitionen jedes Unterbefehlssatzes variieren geringfügig zwischen den drei Wortbreiten. Die Unterbefehlssätze unterstützen kompakte eingebettete Systeme, persönliche Rechner, Hochleistungsrechner mit Vektorprozessoren und Parallelrechner.

Der Befehlssatzraum für den auf 128 Bit gedehnten Befehlssatz wurde reserviert, weil 60 Jahre Industrieerfahrung gezeigt haben, dass die meisten nicht wieder gut zu machenden Fehler in der Gestaltung von Befehlssätzen durch fehlenden Speicheradressraum verursacht wurden. Noch im Jahr 2016 blieb der 128-Bit-Teil des Befehlssatzes absichtlich undefiniert, da bisher wenig Erfahrung mit solch großen Speichersystemen besteht. Es gibt Vorschläge, Instruktionen mit einer variablen Breite bis zu 864 Bit zu implementieren.^[3]

Das Projekt begann 2010 an der University of California, Berkeley unter der Leitung von Krste Asanovic und David A. Patterson und wird bereits von Hard- und Softwareentwicklern weltweit mitentwickelt und gefördert.^[4] Anders als andere akademische Entwürfe, die üblicherweise auf einfache Erläuterung optimiert sind (vgl. Mikrocodesimulator MikroSim), wurde der RISC-V-Befehlssatz für die praktische Anwendung in Rechnern entworfen. Er besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine Load/Store-Architektur ein, sowie Bit-Muster, um die Multiplexer in einer CPU zu vereinfachen, vereinfachte Standard-basierte Gleitkommazahlen, einen architekturneutralen Entwurf und das Setzen des höchstwertigen Bits an eine festgelegte Position, um die Vorzeichenerweiterung zu beschleunigen. Vorzeichenerweiterung wird häufig als kritisch eingestuft. Im Jahre 2019 wurde die Version 2.2 des Userspace-ISA^[5] und im Jahre 2021 die Version 1.12 des privilegierten ISA^[6] festgelegt und ermöglichen es Software- und Hardwareherstellern, diesen zu nutzen oder zu implementieren. Eine Fehlersuch-Spezifikation ist in der Spezifikation der privilegierten ISA enthalten.

1. ↑ RISC-V ISA - RISC-V Foundation. In: RISC-V Foundation. (amerikanisches Englisch, riscv.org [abgerufen am 3. Februar 2018]). 
2. ↑ FAQ - RISC-V Foundation. In: RISC-V Foundation. (amerikanisches Englisch, riscv.org [abgerufen am 22. Dezember 2023]). 
3. ↑ Wolf, Clifford: Alternative proposal for instruction length encoding. Archiviert vom Original am 20. Oktober 2019; abgerufen am 20. Oktober 2019. 
4. ↑ Contributors - RISC-V Foundation. In: RISC-V Foundation. (riscv.org [abgerufen am 3. Februar 2018]). 
5. ↑ Andrew Waterman, Krste Asanović, RISC-V Foundation: The RISC-V Instruction Set Manual, Volume I: User-Level ISA, Document Version 20191213. (pdf) 13. Dezember 2019, abgerufen am 18. Juli 2023 (englisch). 
6. ↑ Andrew Waterman, Krste Asanović, John Hauser, RISC-V International: The RISC-V Instruction Set Manual, Volume II: Privileged Architecture, Document Version 20211203. (pdf) 4. Dezember 2021, abgerufen am 18. Juli 2023 (englisch).